半导体芯片一直在不断发展，以满足快速转变的应用需求，因此测试技术也满足这些芯片的测试目标。大约二十年前，应用受到限制，设计更简单，因此对功耗、性能和面积 （PPA）、周转时间、重复使用和上市时间等的关注很重要，但在当今竞争激烈的环境中并不像现在那么重要。带有扫描链的结构测试足以满足测试质量和成本目标，并且对设计的影响最小。应用空间的扩大推动了对芯片性能和功能提高的要求，使设计更大、更复杂。随着半导体市场的发展和竞争的加剧，引入了功率门控、多核设计、片上系统 （SoC） 设计等新技术，以突出每一点性能、优化功耗并满足紧迫的上市时间目标。同样，为了控制测试成本，测试技术也取得了进步，例如测试压缩编解码器，大大减少了测试时间和数据量。将更大、更多内核集成到 SoC 的趋势仍在继续，导致测试逻辑和测试架构复杂性增加。物理感知DFT成为减轻测试结构的PPA影响的标准做法，分层方法使用静态测试引脚复用的分阶段测试成为首选测试策略。

现在，半导体设计正在经历另一个转折点，人工智能和自动驾驶等应用进一步推动了性能需求，需要采用3D-IC、基于小芯片的设计、具有数千个复制内核的大规模并行设计以及基于大型平铺的架构等设计方法来满足这些要求。这些下一代设计再次需要测试技术创新，Synopsys 正在引入突破性的流结构和顺序压缩技术，以满足四个关键测试要求：

DFT 周转时间短

最小化测试成本

高测试解决方案可扩展性

在芯片生命周期内进行高带宽测试和测试重用

当前测试解决方案的挑战

尽管现有的测试压缩、静态测试引脚复用和当前的流方法迄今为止为许多设计提供了令人满意的测试结果，但由于即将推出的设计的重要测试需求，它们面临着重大挑战。对于较短的周转时间，测试解决方案应提供简化的DFT规划和实施。静态引脚复用通常需要芯片设计人员经历一个耗时的迭代过程来估计编解码器输入-输出引脚，将顶级引脚分配到内核并定义内核测试组，所有这些都在设计开发过程中完成，而无需完全了解其模式数量、功耗和测试时间。即使付出了很大的努力，这种方法也经常会导致固定的低效DFT，这使得管理测试功率具有挑战性，并且由于无法在整个测试过程中最大限度地利用测试引脚而导致测试时间欠佳。固定的编解码器分配在重用内核时也需要重新设计，从而进一步减慢周转时间。当前的流解决方案解决了其中的几个问题，但仍需要确定有效编解码器配置的繁琐过程，以减少测试量并保持流效率，这会增加开发时间和/或次优测试数据。需要能够快速实施、快速生成码型、最大限度地减少测试数据量和测试周期、同时保持测试质量的高级压缩技术。

在 可 扩展 性 方面， 测试 解决 方案 的 物理 设计 应 随着 高级 设计 扩展 和 集成 技术 的 采用， 而 应 轻松 扩展， 而 而 不会 影响 测试 成本 或 开发 进度。引脚复用技术导致进出编解码器的长数据路径在芯片级收敛，从而对路由和拥塞产生负面影响。在基于平铺的基台设计中，这种影响会进一步加剧，因为这些设计通常需要在具有此架构的每个内核中自定义逻辑和额外的布线。这给芯片设计人员在将设计从数百个内核扩展到数千个内核时提出了巨大的挑战。

最后， 随着 测试 扩展 到 硅 生命 周期 管理 （SLM） 以满足 设备 可靠性 目标， 基于 高速 功能 I/ O （HSIO）， 尤其是 PCIe 和 USB 的高 带 宽 测试 趋势 的 解决 了 测试 带 宽 随着 扫描 GPIO 的 减少 趋势， 以及 将 测试 从 制造 到 系统 级 测试 （SLT） 到 现场 测试 简化 的 需求。这是通过高速测试和在所有测试阶段通过相同的HSIO重用测试模式来实现的。测试 解决 方案 必须 设计 能够 利用 这种 能力， 并 在 芯片 生命周期 内 增强 测试 功能。虽然引脚复用架构可以由HSIO驱动，但其工作速度受到其复杂数据路径和时序约束的限制，因此无法充分利用可用的高测试带宽来缩短测试时间。现有的流式处理解决方案要么对使用功能性 HSIO 进行测试的支持有限，要么只能将此方法部署为使用非功能性 HSIO 的制造测试。

突破性的测试时间和测试数据缩减解决方案

Synopsys TestMAX DFT 的流结构功能具有顺序压缩解决方案，是一种可编程、可扩展的高速测试结构，具有先进的压缩引擎，可解决静态引脚复用架构和当前测试编解码器和流技术的测试时间和 DFT 挑战。它还 显著 降低 了 硅 生命周期 测试 的 测试 成本 和 工作量， 并 完全 支持 通过 HSIO 进行 高 带 宽 测试。

图1：具有顺序压缩的 Synopsys 流结构。

顺序压缩使用基于种子的输入、基于多输入移位寄存器 （MISR） 的单位输出和片上比较，提供简单的编解码器设计、快速的码型生成和高测试体积压缩，从而缩短测试时间和开发时间。如图 1 所示，流结构具有统一的双向测试总线，该总线穿过每个内核，并通过基于 IEEE 1687 设置的可编程逻辑（称为套接字）与顺序压缩编解码器接口。这些插座标准化了设计中所有内核的内核到测试总线接口，使设计人员能够快速构建DFT，并避免开发过程中的迭代和困难的设计决策。插座可以在 DFT 和设计完成后根据编解码器、内核分组及其测试时间和功率要求进行编程，从而使内核级 DFT 实现独立于芯片级资源。这也允许在包含流结构的新设计中轻松重用内核，方法是插入内核并对内核的插槽进行编程，而无需任何顶级或内核级别的更改。流结构逻辑的这种可配置性极大地简化了 DFT 实现并加快了周转时间。

图2：测试静态引脚复用与流结构之间的带宽分布比较。

流式结构通过有效地将高度压缩的测试数据传送到内核，进一步缩短了测试时间。它 根据 测试 数据 自动 确定 每 个 内核 的 测试 数据 带 宽 要求， 并 配置 套 字 以 尽可能 最佳 地 将 测试 总 线 带 线 带 宽 分配 到 编 程， 从而 最大限度 提高 测试 引脚 利用率 并 最大限度 缩短 了 SoC 的 整体 测试 时间， 如 上图 2 所示。

测试时间减少的另一个级别来自流结构的频率缩放。GPIO 通常可以以比芯片扫描网络更高的速度运行，并且流结构的架构还允许测试数据以比内核中的编解码器和扫描网络高得多的速度流动。借助 socket 的带宽匹配功能，由几个顶级引脚驱动的更快、更窄的流结构可以并行驱动多个较慢的较宽编解码器，从而进一步缩短测试时间。然而， 对于 许多 设计， 流 解决 方案 的 测试 总 线 可能 运行 得 更快， 但 会 受到 GPIO 速度 的 限制， 这 导致 测试 总 线 带 宽 未 得到 充分利用。当前的流技术建议使用许多 GPIO 来利用剩余带宽，方法是通过自定义逻辑将许多较慢的 GPIO 转换为较窄的较快的测试总线。对于由于需要大量片外数据访问而见证了GPIO减少和芯片上HSIO增加的高级设计，这种方法是不可行的。

Synopsys 的流结构与 Synopsys 的高带宽 HSIO 到扫描/TAP 测试解决方案无缝集成（如图 3 所示），只需使用几个 HSIO，就可以将测试数据以更高的速度传送到更宽的流结构测试总线，并且与减少的 GPIO 相比，可以显著缩短测试时间。与HSIO相比，测试的另一个优势是，通过重用制造测试模式，它避免了为SLT和现场测试开发和维护单独模式集的需要，在整个芯片生命周期中提供完整的测试解决方案，并加快了上市时间。

图3：具有功能高速IO（HSIO）的高带宽测试。很少有HSIO驱动宽流结构测试总线。

流结构的常规和统一架构允许为所有设计提供物理设计友好且可扩展的实施，包括 3D-IC、基于小芯片的设计、具有数千个复制内核的大规模并行设计以及基于相邻瓦片的大型设计。核心边界和流水线测试总线处的标准接口允许结构从一个内核到下一个内核，最终到达顶层引脚，以便为相邻和非相邻设计提供轻松的物理集成和时序收敛。流结构具有独特的功能，可以在多个分层子分支上同时提供来自主测试总线的测试数据，这些子分支可以以不同的速度运行。此外， 设计人员 可以 根据 布局 中 每 个 核心 的 位置 实现 不同 宽度 的 子 分支， 以 在 物理 设计 和 减少 测试 时间 之间 实现 平衡。虽然 流 结构 可以 将 相同 的 测试 数据 广播 到 芯片 上 任意 数量 的 相同 内核， 从而 大幅 缩短 测试 时间， 但 多 分支 架构 还 为 设计人员 提供 了 灵活 的 数据， 将 数据 广播 到 具有 较小 分区 的 单个 分支 上 的 相同 内核， 或 同时 为 多个 设计 分区 提供服务 的 多个 分支 上 的 相同 内核， 以 优化 设计 的 PPA。由于3D-IC和基于小芯片的设计是单片设计的扩展，因此文章“大型SoC和AI架构的DFT实用方法，第二部分”详细介绍了流结构如何完美扩展，以便为这些设计提供理想的测试数据传输机制。

现代应用正在推动设计扩展和集成方法的范式转变，需要先进的测试技术来满足这些设计的关键要求：较短的DFT周转时间、最小化的测试成本、高测试解决方案可扩展性、高带宽测试以及整个芯片生命周期的测试重用。Synopsys 的流结构具有顺序压缩和高带宽 HSIO-to-Scan/TAP 测试技术，不仅为下一代设备提供了测试成本和周转时间缩短，而且还提供了灵活、可扩展的结构架构，以使用 DFT 优化设计的 PPA 和整个芯片生命周期的完整解决方案。

（文章来源：synopsys）