集微网消息，根据海外知名半导体产业研究机构Yole的预测，2023年，服务器市场广义Chiplet芯片（含HBM+SoC）渗透率有望从此前的17%提高至28%。这一看似平平无奇的展望，其实意味着Chiplet产品，可能将在今年跨越渗透率加速的“临界点”。

与呼之欲出的市场前景相呼应，各界对Chiplet关注度也在近期陡然升温，资本市场上相关概念股备受追捧，而产业界的讨论，更已经从“Why”向“How”进一步深入。

在日前一场行业活动中，集微网对国内知名IP厂商-芯耀辉科技有限公司（简称芯耀辉）董事长曾克强先生进行了专访。作为拥有20多年半导体行业经验的资深专家，曾克强带领芯耀辉在Chiplet生态圈留下了活跃的身影，此次专访中，他也向我们分享了对产业发展的独到洞察。

接口IP，Chiplet产业落地的关键

在曾克强看来，讲到Chiplet，绕不开的话题就是摩尔定律。历经半个多世纪的演进，摩尔定律实际上已在逐渐失效，以英特尔CPU演化历史为例，每颗芯片上集成的晶体管数量尽管在持续增加，但时钟频率的提升已非常艰难，散热能力限制带来的功耗墙同样明显，此外，从商业维度看，随着先进制程芯片研发制造成本飙升，晶体管单位成本的下降也难以为继。

正因如此，集成电路的未来演进，必须探讨新的路径，Chiplet便应运而生。

曾克强指出，Chiplet通过多个裸片片间集成，突破了单芯片SoC的诸多瓶颈，带来一系列优越特性。

首先，传统SoC各功能模块必须统一工艺制程，导致需要同步进行迭代，而Chiplet则可以对芯片上部分单元在工艺上进行最优化的迭代，集成应用较为广泛和成熟的裸片，也有效降低了Chiplet芯片研制风险，减少了重新流片和封装次数，节省研发投入，加速产品上市周期，并且通过灵活配置，可以增加产品组合，延长产品生命周期。

第二，Chiplet可以有效提高芯片良率。根据经验模型，晶片良率与晶片面积存在负相关关系，在典型缺陷密度下，1公分边长的晶片良率就比1.5公分的晶片高出约25%。曾克强也表示，在同样的缺陷分布的情况下，单芯片面积越大，良率越低，对应制造成本越高，设计成本随着制程演进也在成倍大幅度增长，切分成小芯片可以有效降低设计、制造成本。

曾克强还特别谈到，除了上述全球通行的产业逻辑，在我国当前面临的特殊环境下，Chiplet也有着特殊重要性：“现在产业链的发展在目前国际形势下，的确是受到国际上的制约，这个带来最大的挑战是封锁，但是最大的机会恰恰也是来自于封锁所带来的迫切的自主需求。因为封锁的问题，我们其实很难像以前那样很方便地得到先进制程代工，但这也很巧合的与Chiplet技术出现的原因类似，我们单靠工艺微缩道路走不下去了，在单位硅片面积上增加晶体管数量有困难，转而需要追求在单个封装内部持续提升晶体管数，这也是目前发展Chiplet技术对国内芯片产业最大的意义。”

在梳理了Chiplet技术兴起的底层逻辑后，曾克强又为我们分析了Chiplet技术落地的前景与挑战。

他表示，过去两三年无疑是处于Chiplet生态早期，各家大的芯片公司把自己的芯片进行分拆，依靠其内部资源（in-house）进行试水，片间互连上并没有形成任何统一的标准，按自己的内部定义协议在做。

而进入2023年，曾克强表示：“我们明显看到，属于Chiplet一个新的时代在开启，在这个时候，我们看到设计厂商对自己的Chiplet进行自重用，自迭代，包括工艺和互联标准也在逐步成型和统一。我们预计产业链再过若干年，将进入Chiplet成熟期，就会真正进入IP硬化时代，也会诞生一批新的公司，比如Chiplet小芯片设计公司、集成小芯片的大芯片设计公司、先进封装供应商、提供统一先进方法学实现Chiplet的EDA公司。”

与传统的单片集成方法相比，Chiplet产品落地，die与die之间互连技术往往是最大挑战。曾克强也感言，Chiplet技术要把原本一个大的晶片切成多个芯粒再封装起来，传统SoC片上网络（NoC）在布线密度和信号传输质量上远远高于Chiplet之间，Chiplet跨die之间的布线数量需求较SoC对外大增，因此需要开发大带宽先进封装技术，尽可能提升在多个芯粒之间布线数量并提升传输质量、密度和速度，而这在电路设计方面带来很多挑战，除了物理层设计，不同厂家之间产品互连也存在不同协议和方式，因此接口标准协议也需要互通。

从以上分析不难看出，Chiplet产业生态要走向繁荣，接口IP在性能和标准上的演进将是一大关键。在目前Chiplet生态链的四大环节厂商（EDA，IP，封装，Fab）中，IP供应商尤其值得关注。更进一步看，基于IP复用模式，设计能力较强的IP供应商有潜力演变为Chiplet小芯片的供应商，不过这也要求相关厂商需具备高端芯片的设计能力及多品类的IP布局和平台化运作，这无疑对IP供应商提出了更高要求。

推动Chiplet本土生态，芯耀辉“当仁不让”

如何将一家公司的芯片共享给另一家公司？如何将多个不同来源的裸片（die）进行连接和通信？

作为对上述瓶颈的回应，行业内近年来也涌现出多个Chiplet开放互连接口标准协议，如XSR、BOW、OpenHBI及至目前最为人熟知的UCIe，其推动者均试图将之打造为行业通用标准。

从行家的视角，曾克强指出UCIe在诸多技术特性上都占据了优势地位，提供了最佳的带宽，能效和延迟组合，定义了完整的协议层，并在协议层重用了成熟的PCIe和CXL生态优势，所以目前得到了最为广泛的青睐和支持，预计UCIe在标准封装和先进封装领域将占据主导地位。

值得一提的是，芯耀辉正是国内最早加入UCIe联盟的公司之一，其研究和投入得到了联盟伙伴的认可与肯定。目前，芯耀辉正与世界领先的芯片厂商和供应商一起参与芯片互联标准的制定和推进，深度参与后摩尔时代的芯片架构设计，加强与国际大厂的技术交流与合作。

而对技术趋势和产业潮流的敏锐嗅觉，离不开芯耀辉从Monolithic时代业已在高速接口IP方面积累的技术优势和市场地位，从而为其在Chiplet时代的发展提供了坚实基础。

曾克强向我们介绍，作为国内高速接口IP领域领军企业，芯耀辉核心骨干均来自国际顶尖厂商，从业经验均在20年以上，过往研发量产的芯片IP工艺覆盖先进制程，其高速接口IP产品在性能、可靠性和稳定性等方面表现优异，已经被广泛应用于包括高性能计算、数据中心、智能汽车、人工智能、物联网等各种半导体应用场景中，在国内高速接口IP领域拥有较高的市场份额和知名度，实现了国内最完善的接口IP全系列覆盖，且全系列产品都已经实现了芯片测试成功。

此外，芯耀辉不仅提供高速接口IP，还提供完整的芯片解决方案，帮助客户实现芯片设计、验证、测试等各个环节的高效衔接，整合产业链资源，为客户提供一系列增值服务。

上述优势，在芯耀辉提供的D2D和C2C解决方案上也有充分展现。作为国内率先推出的完整Chiplet D2D解决方案，基于对中国本地市场需求洞察，芯耀辉D2D IP涵盖从10微米混合键到2.5D硅中介层、乃至10厘米以上短距离PCB信号线的所有互连场景及封装类型，与目前国内生产加工能力高度适配，同时其112G PAM4 XSR芯片也已成功流片实测。

曾克强指出，Chiplet同样不只是简单的IP技术，它其实是整个系统的设计，包括子系统的设计，封装设计，PCB设计，ATE测试等，芯耀辉从一开始就把后端需求转化对IP设计的要求，充分考虑下游客户对Chiplet所需要的特性，从IP源头来解决这些挑战。从控制器，子系统，PHY几个角度实现高性能、低功耗、低延迟，其提供的灵活配置PHY，可根据客户场景得到最佳PPA效率。

除了积极参与UCIe等国际技术联盟，芯耀辉也积极投身我国Chiplet本土生态的建设。

尽管我国从政府、院校到企业，对Chiplet这一新兴技术的潜力都给予了高度重视，但国内总体上还是缺乏必要的积累，包括技术和经验的积累，标准协议的积累，人才，知识产权和专利的积累等。

曾克强表示，基于上述现实，我们没有办法单靠某一家或者某几家公司来打造Chiplet生态，需要更多有志公司一起参与，分工合作，共同打造Chiplet产业链，而要发展中国自己的Chiplet产业链、生态链，就需要有自己的标准。

日前，由中科院计算所牵头成立的中国计算机互连技术联盟（CCITA）联合集成电路企业和专家共同主导定义了小芯片接口总线技术要求，这是中国首个原生Chiplet标准，在2022年12月15日已经通过工信部电子工业标准化技术协会的审定并发布，与UCIe相比，此标准既定义了并口，也定义了串口，协议层自定义数据包格式也不同，但是与UCIe保持兼容，可直接使用国内已有生态，在封装上，CCITA定义的Chiplet标准也主要采用国内可实现的技术。

这一标准制定过程中，芯耀辉这家本土接口IP龙头企业也“当仁不让”，作为重点贡献企业深度参与了中国小芯片接口总线技术要求的编制工作，为Chiplet技术的应用和发展提供了重要支持。

正如上文所述，芯耀辉的影响与贡献与其在高速接口IP方面积累的技术优势和市场地位密不可分。众所周知，IP在芯片设计中的重要性正不断提升，尤其是对模电领域技术能力要求极高的接口IP，更是已经成为SoC设计中“must have”的必选项，并因其技术壁垒，形成外购IP的通行做法，也带动接口IP成为各类IP中需求最旺盛、成长速度最快的细分市场。

成立于2020年6月的芯耀辉凭借IP产品质量好、稳定性高、兼容性强、跨工艺、可移植等独特的价值和优势，以及强大的本地化支持服务，短短数年已经在IP研发与产业化上实现一系列重大突破。其IP产品和服务已获得众多客户量产使用，不仅实现了国产先进工艺平台最全的IP覆盖，在PCIe、DDR、USB、MIPI、HDMI、Storage以及多协议的IP上均有完整产品组合的布局，并提供底层制程定制化，集成设计自动化赋能到系统验证产品集成等全流程的支持，具备了非常丰富的可量产跨工艺、多产品、多应用验证IP，完整前后端服务，凸显差异化特性的经验和能力，团队研发的DDR5/4 PHY IP在相关工艺上更是超越了全行业最高速率。

此外，芯耀辉还完成了车规工艺平台车规级全套IP的研发，这是国内先进工艺目前唯一符合车规功能安全级别及可靠性要求并覆盖全套车规接口IP需求的“ASIL车规功能安全级别接口IP”和“AEC-Q100车规级可靠性IP”。

结语

从芯耀辉这样身处产业最前沿的厂商，到国内外研究机构，关注Chiplet发展的人们，普遍已经嗅到了产业“春天”到来的气息。正如开篇所提及的，在迈过渗透率关键里程碑后，Chiplet有望在数据中心芯片这一“高势能”细分市场进一步加速普及，并示范带动在其他下游领域的应用，参照新能源汽车等新技术扩散的经典案例，Chiplet产业即将迎来前所未有的机遇窗口。

作为Chiplet技术落地的关键，接口IP也同样将伴随产业化进程加速演进，我们相信，芯耀辉等本土IP供应商胼手胝足的耕耘积累，终将得到市场的丰厚回报。

（文章来源：集微网）