因此，我们已经看到 Arm 为他们的客户 IP 设定了年度节奏，今年也不例外。为了配合今年在台湾举行的 Computex 贸易展，Arm 展示了一套新的 Cortex-A 和 Cortex-X 系列 CPU 内核——以及新一代 GPU 设计——我们将看到它们为Arm 从今年晚些时候开始，一直持续到 2024 年。其中包括旗舰 Cortex-X4 内核，以及 Arm 的中核 Cortex-A720。以及新的小核 Cortex-A520。

Arm 的最新 CPU 内核建立在 Armv9 及其整体计算解决方案 (TSC21/22) 生态系统的基础上。对于他们的 2023 IP，Arm 正在通过其 Cortex 内核系列推出一波次要的微架构改进，这些细微的变化旨在提高效率和性能，同时完全转向 AArch64 64 位指令集。Arm 的最新 CPU 设计也旨在与全行业不断提高安全性的努力保持一致，虽然这些功能并非严格面向最终用户，但它确实强调了 Arm 的世代改进不仅仅是性能和功率效率。

有了三个新的 CPU 核心和一个新的核心复合体，有很多东西可以涵盖。所以让我们开始吧。

Arm 多年来一直致力于逐步淘汰 32 位指令集。对于他们最新的 TCS23，他们终于创建了一个完全 64 位的集群，以利用完整的 64 位移动生态系统的优势，完全取消 AArch32（32 位指令）支持。所以无论是大型、中型还是小核，Arm最新一代IP只有AArch64。

也就是说，在更大的软件生态系统中实际采用/使用 AArch64 的速度比预期的要慢，这主要是由于中国市场从 32 位到 64 位的转换速度很慢。早在 2019 年，谷歌就要求其开发人员提交 64 位应用程序，同时还允许在没有原生 64 位支持的设备上使用 32 位应用程序，实际上谷歌一直是其应用程序存储 (Google Play) 的关键。其他市场并没有那么快这样做，但 Arm 声称它正在“推动”OPPO、Vivo和小米等公司更快地采用 AArch64，相信这会产生预期的效果。

当然，这些省电中的大部分将用于提高性能。但它表明，如果 SoC 和手机供应商只关注电源效率和电池寿命，那么他们在这一代的目标是什么。

至于电源效率，Arm 声称与前几代产品相比，节电效果显着提高了约 40%。不要指望看到太多 CPU 供应商利用这一点，因为 X 系列的主要工作是快速运行，但它会显示 X4 与最新的晶圆厂节点相结合可以完成什么。

在架构方面，Cortex-X4 与其前身 Cortex-X3 有相似之处，主要侧重于改进现有架构并优化各种核心组件的效率。

现在，虽然从 Cortex-X4 到 Cortex-X3 在架构上没有太大变化，但 Cortex-X4 前端已经重新洗牌并调整了指令获取块。Arm 的目标是保持低延迟，同时在其 Cortex-X4 内核和整个 TSC23 内核集群中提供峰值带宽。

前端的另一个重点是指令获取过程本身。与 Cortex-X3 相比，Arm 基本上重新设计了整个指令获取传送系统，以确保整个流水线的效率更高。

转移到 CPU 内核的后端，Arm 将重点放在了执行带宽上。在其他变化中，Arm 将 ALU 的数量从 6 个增加到 8 个。其中6 个是用于处理单周期 uOPS 的简单 ALU。同时，有两个复杂的 ALU 用于处理双周期和多周期指令， Arm 还挤进了另一个分支单元，使 Cortex-X4 从 2 个增加到 3 个，并增加了一个额外的 Integer MAC。同时在浮点方面，Cortex-X4 还升级了流水线浮点分频器。

因此，在某种程度上，X4 的性能改进来自于整个芯片的强力增加，芯片能够在单个时钟内调度和退出更多指令。Cortex-X4 的目标是在基准测试和实际工作负载上提供最佳性能，并增加通过管道的任何指令集的提取带宽。这些好处来自延迟减少和指令融合优势，适用于更大的指令占用空间工作负载。

Cortex-X4 的 L1 缓存子系统也得到了大量的工作。L1 的翻译后备缓冲区 (TLB：translation lookaside buffer) 已翻倍至 96 个条目，并且有一个新的 L1 时间数据预取器。最后，Arm 已采取措施减少 X4 上 L1 数据库冲突的数量。

还进行了一些更改，以更好地支持我们之前讨论的 Cortex-X4 的更大 L2 缓存大小。出于性能原因，L2 在物理上更靠近 CPU 核心，并且 Arm 已经能够扩展 L2 大小而不会导致延迟增加。因此，与增加高速缓存大小的情况相比，这里的权衡更少。

Arm 的 v9.2 架构转变的主要好处之一是它提供了更高的可扩展性。TSC23 内核集群现在支持多达 14 个内核，这增加了 SoC 供应商在其最新设计中实施的灵活性。也许最大的变化之一是在 TSC23 核心集群中支持高达 32 MB 的共享 L3 缓存。实现的 L3 缓存级别当然取决于 SoC 制造商，但可以提供的最大级别为 32 MB，这允许在适用的情况下增加对平板电脑和笔记本电脑等高端移动设备的支持。

入门级智能手机等设备通常希望降低成本，同时最大限度地提高性能和效率，而这正是 Cortex-A720 等内核发挥作用的地方；Cortex-X4 主要分配给具有旗舰地位的设备或需要最高爆发和持续性能的设备，例如顶级智能手机、平板电脑和笔记本电脑。对于 Cortex-A720，Arm 声称这可以在实施时进行配置，以匹配与 Arm Cortex A78 内核相同的面积占用，但整体性能提升 10%。

Arm 的重点是扩大入门级市场的范围并扩展其 Cortex-A720 内核的可能用例，以便它可以在更广泛的入门级移动设备和低端市场中实施。

另一个改进是 Pipelined FDIV/FSQRT（除法 + 平方根），它使用管道对浮点数执行操作。允许同时执行 FDI 和 FSQRT 可以提高指令吞吐量，Arm 声称已经在不影响整体面积的情况下实现了显着的速度提升。从浮点到浮点的传输速度也更快，包括 NEON 和 SVE2 整数，这是 Arm 为 Armv9 引入的。这还包括对问题队列和执行单元的整体改进，这简化了向 AGU 转发数据的过程。

提供的其他性能指标包括 DRAM 读取，Arm 将大量注意力集中在提高效率上，总体上显示出较小的收益；SPEC2007int_483.xalacbmk 显示 DRAM 读取性能大幅提升高达 41%。虽然一切都与任务的工作负载相关且主观，但 Arm 凭借其最新的 Cortex-A720 CPU 核心微架构取得了一些明显的进步。

立即解决最大的问题：不，Cortex-A520 不是乱序内核设计。忠于 Arm 的小核心设计理念，它仍然是有序核心——事实上，Arm 甚至在此过程中移除了 ALU。

Arm 这一代的最小内核实际上是一个新内核，但它更多的是对 Cortex-A510 的改进，而不是全新的设计。在已发布的所有三个 Cortex Armv9.2 内核中，它的功率面积比最低。最显著的差异来自功率优化，Arm 声称 Cortex-A520 在等进程和等频率下的能效比之前的 Cortex-A510 内核高 22%。Arm 的 TCS23 目录中的小内核主要是为执行低强度和后台操作任务而设计的，它可以减轻 Cortex-A720/Cortex-X4 等较大内核的负载，从而提高集群内的整体能效。

非架构方面的改进之一是引入了新的 QARMA3 指针身份验证代码 (PAC) 算法，Arm 声称该算法可将 PAC 的开销降低到 1% 以下。QARMA3 是一种基于密码的技术，旨在确保指针的完整性是正确和准确的。它还提供了一种安全有效的方法来避免篡改必要的底层代码，以便在删除指针后进行的任何授权修改或篡改都会增加一层硬件级安全性。Arm 不仅利用 QARMA3 PAC 来提高安全性和完整性，而且与使用具有旧算法的 PAC 相比，它还允许他们挤出更高级别的效率。

最终，Arm 也在寻求全局性的权衡。降低 Cortex-A520 的功耗可以释放可分配给其他内核的能量，例如 Cortex-A720，甚至适用的 Cortex-X4。这使得 Armv9.2 IP 具有通用性和可扩展性，可以在需要的地方和需要的时候在其他领域节省少量资金。

虽然看起来很小，但它可以在宏伟的计划中加起来，尤其是在 Cortex-A520 内核的四核复合体中。虽然在性能方面增加核心数量的回报水平总是递减，但拥有低功耗和更高效的核心通常会为其他领域创造更多的动力，例如大型 Cortex-X4 核心，这需要更多的咕噜声来提升那些密集和突发依赖的工作负载。

选择带有侦听过滤器的切片方法可以实现几件事情。首先，正如我们所提到的，它改进并增强了缓存一致性。这意味着内核会得到一致且最新的指令，并且探听过滤器本身旨在过滤掉被认为不必要的请求，这确实带来了一些效率优势。其次，切片允许 Arm 的 IP 提高可扩展性，随着内核的增加，意味着增加具有专用缓存切片的切片，从而更好地分配数据并降低数据争用率。带有 DSU-120 的 Armv9.2 IP 允许使用 1 到 8 个片，旨在使 SoC 供应商能够在其带宽要求范围内灵活地工作。

Arm 的 Armv9.2 公告的关键要点是他们的 IP 将完全绑定到一个完整且完整的 64 位生态系统，并且他们希望利用更统一的市场带来的所有好处。

Arm 进一步提高了其所有三个新内核的能效，Cortex-X4 是 Arm 创造的最快的内核，一直到中间的 Cortex-A720 和小的 Cortex-A520 内核。在每个内核中找到功率和性能提升，可以对整体效率产生更显着的影响，这正是 Arm 多年来一直在做的事情。即使是最新的 DynamIQ Shared Unit (DSU-120) 也通过使用动态功耗和各种空闲电源模式来实现活动，从性能的角度来看，这使得事情变得更加高效，尤其是在工作负载不密集并且可以分配给正确的内核，特定的逻辑片可以断电以最大限度地提高效率。

64 位的下一步是挤出比 32 位更多的优势；一方面，安全在推动事情向前发展方面发挥着更重要的作用。AArch64 不仅性能优于 AArch32，而且 64 位 ISA 提供了更多安全选项。在简化从 IP 到硬件、到软件、到设备、再到市场的整个过程中找到效率，应该有望通过从公司计划中完全放弃 32 位来降低成本。即使对于像下一波数字电视 (DTV) 这样不断增长的市场的设备，这些供应商无疑也可以将提高的性能和安全完整性的优势应用到他们的产品中。

所有这些都与事物的制造方面密切相关。尽管 Arm 在 IP 级别改进了其设计，并在 iso-process 的基础上提供了收益，但节点缩小仍然是提高芯片性能的最有效方法，尤其是在能效方面。Arm 的 TSC23 IP 是第一个在台积电 N3E 工艺上流片的 IP 绝非侥幸，它标志着 Arm PPA 设计理念的最终组成部分。

总的来说，虽然 Arm 的 2023 CPU 和系统 IP 没有在任何层面带来任何根本的微架构变化，但总的来说它是一系列新的 IP 产品。在去年将球转向带有 Cortex-A715 的纯 64 位 CPU 内核之后，今年的最终全面转变仍需要一些时间来适应，但总体而言应该是一个相当平稳的过渡。通过这样做的同时关注他们的 SoC 客户真正关心的 PPA 的那些方面——小的裸片尺寸可以降低能耗——Arm 为他们的合作伙伴提供了两个很好的理由来继续推进其他方面公司。Arm 的合作伙伴最终制造出什么样的芯片还有待观察，但我们期待在今年晚些时候看到事情的进展。