当晶体管尺寸不能变得更小时，向上堆叠或许是延续摩尔定律的新路径。

在过去的 50 年中，影响最深远的技术成就可能是稳步向更小的晶体管迈进，在降低功耗的基础上使它们更紧密地结合在一起，长期以来不断创新的技术发展推动着半导体技术的进步。

在此过程中，我们的工程师不得不改变晶体管的架构，为了在提高性能的同时继续缩小晶体管的面积和功耗。20世纪下半叶，主要流行平面晶体管设计（Planar Transistor）。跨入2010年，3D鳍形器件（3D fin-shaped devices）逐渐替代了平面设计。现在，一种全新的晶体管设计结构，即全环绕栅极晶体管（GAA）成为FinFET的继任者，并且即将投入生产。

但是，我们必须看得更远。因为即便是英特尔提出的全新晶体管架构RibbonFET，在缩小尺寸上的能力也有局限性。3D堆叠的互补金属氧化物半导体 (CMOS) 或 CFET（互补场效应晶体管）将是把摩尔定律延伸到下一个十年的关键。

晶体管的演变

持续创新是摩尔定律的重要基础，每个金属氧化物半导体场效应晶体管或 MOSFET 都具有一套相同的基本部件：栅极叠层、沟道区、源极和漏极。源极和漏极经过化学掺杂，使它们要么含有较多的 n型电子或者缺乏一些p型电子，沟道区与源极和漏极的掺杂模式相反。

在 2011 年之前用于先进微处理器的平面晶体管中，MOSFET 的栅极堆叠层位于沟道区正上方，通过向栅极（相对于源极）施加足够大的电压会在沟道区域中形成一层移动电荷载流子，从而允许电流在源极和漏极之间流动。

当我们缩小经典的平面晶体管时，源极和漏极之间的距离也相应变小，以至于电流通过沟道泄漏。为了解决这个问题，一种全新的FinFET晶体管技术提出了。它将栅极包裹在三个侧面的沟道周围，以提供更好的静电控制。

英特尔于 2011 年推出其 FinFET，并采用 22 纳米制程的工艺制造，使用在第三代酷睿处理器中，从那时起，FinFET就成为摩尔定律的主力。

使用 FinFET，我们可以在更低的电压下运行，并且具有更少的泄漏电流，FinFET与上一代平面架构相同的性能水平下将功耗降低了约 50%。FinFET 的切换速度也更快，性能提升了 37%。而且由于“鳍”的两个垂直侧都发生了传导，与仅沿一个表面传导的平面器件相比，该器件可以通过给定的硅区域驱动更多的电流。

然而，我们在转向 FinFET 的过程中也失去了一些东西。在平面器件中，晶体管的宽度由光刻定义，因此它是一个高度灵活的参数。但在 FinFET 中，晶体管宽度以离散增量的形式出现——一次添加一个鳍——这一特性通常被称为鳍量化。尽管 FinFET 很灵活，但鳍量化仍然是一个重要的设计约束。围绕它的设计规则以及增加更多鳍片以提高性能的方案增加了逻辑单元的整体面积，并使单个晶体管变成完整逻辑电路的互连堆栈复杂化。它还增加了晶体管的电容，从而降低了它的开关速度。因此，虽然 FinFET 作为行业主力为我们提供了很好的服务，但仍需要一种新的、更精细的方法。

正是这种方法引导物理学家们发明了即将推出的3D晶体管——RibbonFET。

RibbonFET，是自 FinFET 亮相以来我们的第一个新晶体管架构。在RibbonFET中，栅极环绕晶体管沟道区域以增强对电荷载流子的控制。新结构还可以实现更好的性能和更精细的优化。具体来讲，栅极完全围绕沟道，对沟道内的电荷载流子提供更严格的控制，这些沟道现在由纳米级硅带形成。使用这些纳米带（纳米片），就可以再次使用光刻技术根据需要改变晶体管的宽度。

去除量化约束后，便可以为应用程序生成适当大小的宽度。这让我们能够平衡功率、性能和成本。更重要的是，通过堆叠和并行操作，该设备可以驱动更多电流，在不增加设备面积的情况下提高性能。

因此，英特尔认为 RibbonFET 是在合理功率下实现更高性能的最佳选择，我们将在 2024 年推出它们以及其他创新，例如背面供电版本 PowerVia，它采用了英特尔 20A 制造工艺。

堆叠式 CMOS

平面型、FinFET 和 RibbonFET 晶体管的一个共同点是它们都使用 CMOS 技术，如上所述，该技术由n型和p型晶体管组成。这一技术在20世纪80年代开始成为主流，因为它比其他替代技术吸收的电流要少得多。更少的电流意味着更高的工作频率和更高的晶体管密度。

迄今为止，所有 CMOS 技术都将标准 NMOS 和 PMOS 晶体管对并排放置。但在2019 年 IEEE 国际电子器件会议 (IEDM)的主题演讲中，我们介绍了将 NMOS 晶体管置于 PMOS 晶体管之上的 3D 堆叠晶体管的概念。次年，在 IEDM 2020 上，我们展示了第一个使用这种 3D 技术的逻辑电路的设计，即逆变器。3D 堆叠 CMOS 有效地减少了一半的逆变器足迹，将晶体管面积密度提升一倍，进一步推高了摩尔定律的极限。

3D 堆叠 CMOS 将 PMOS 器件置于 NMOS 器件之上，其占用空间与单个 RibbonFET 相同，其中，NMOS 和 PMOS 栅极使用不同的金属材料。

利用 3D 堆叠的潜在优势意味着可以解决许多工艺集成挑战，其中一些挑战还可以扩展 CMOS 制造的极限。

我们使用所谓的自对准工艺构建了 3D 堆叠 CMOS 反相器，其中两个晶体管都在一个制造步骤中构建。这意味着通过外延（晶体沉积）构建n型和p型源极和漏极，并为两个晶体管添加不同的金属栅极。通过结合源漏和双金属栅工艺，我们能够创建不同导电类型的硅纳米带来构成堆叠的 CMOS 晶体管对。它还允许我们调整器件的阈值电压——晶体管开始开关的电压——分别针对顶部和底部纳米带。

我们如何做到这一切？自对齐的3D CMOS的制造始于硅晶片。在晶片上，我们沉积了一层又一层的硅和硅锗，这种结构被称为超晶格。然后用光刻图案来切除超晶格的一部分，留下一个鳍状结构。超晶格晶体为后续开发过程提供了强大的支撑结构。

接下来在超晶格上放置一块多晶硅，保护前者不受下一步操作的影响。这一步骤被称为垂直堆叠的双源/漏过程，在顶部纳米带(未来的NMOS位置)的两端生长掺磷硅，同时在底部纳米带(未来的 PMOS位置)上选择性地生长掺硼硅锗。之后，在电源周围放置电介质，通过放电使它们彼此隔离。3D 堆叠有效地使每平方毫米 CMOS 晶体管密度翻倍，实际密度取决于所涉及的逻辑单元的复杂性。

3D 堆叠逆变器的侧视图显示了其连接的复杂性

通过在 PMOS 晶体管上堆叠 NMOS，3D 堆叠有效地将每平方毫米的 CMOS 晶体管密度翻倍，尽管实际密度取决于所涉及的逻辑单元的复杂性。逆变器单元从上方显示，指示源极和漏极互连（红色）、栅极互连（蓝色）和垂直连接（绿色）。

最后是门的构建。首先移除之前安装的假门，暴露出硅纳米带。接下来只蚀刻掉锗硅，释放出一堆平行的硅纳米带，这就是晶体管的沟道区域。然后在纳米带的四面涂上一层极薄的绝缘层，这层绝缘层具有很高的介电常数。纳米带通道是如此之小，无法像平面晶体管那样有效地以化学方式涂敷。用一种金属环绕底部的纳米带形成一个 p 掺杂通道，顶部的纳米带与另一个纳米带形成一个 n 掺杂通道。这样，门堆栈构建完成，两个晶体管安装完毕。

这个过程可能看起来很复杂，但它比替代技术更好——一种称为顺序 3D 堆叠 CMOS 的技术。采用这种方法，NMOS 器件和 PMOS 器件构建在不同的晶圆上，将两者粘合，然后将 PMOS 层转移到 NMOS 晶圆上。相比之下，自对准 3D 工艺需要更少的制造步骤并更严格地控制制造成本。

重要的是，自对准方法还避免了键合两个晶片时可能出现的未对准问题。我们也正在探索3D 堆叠的顺序以促进硅与非硅沟道材料（例如锗和 III-V 半导体材料）的集成。当我们希望将光电子和其他功能紧密集成在单个芯片上时，这些方法和材料可能会变得相关。

对 3D 堆叠 CMOS 进行所有需要的连接是一项挑战。需要从设备堆栈下方进行电源连接。在此设计中，NMOS 器件顶部和 PMOS 器件底部 具有单独的源极/漏极触点，但两个器件都有一个共同的栅极。

在工艺集成和实验工作的同时，我们正在进行许多正在进行的理论、模拟和设计研究，以深入了解如何最好地使用 3D CMOS。通过这些，我们发现了晶体管设计中的一些关键考虑因素。值得注意的是，我们现在知道我们需要优化 NMOS 和 PMOS 之间的垂直间距——如果太短会增加寄生电容，如果太长会增加两个器件之间互连的电阻。任何一种极端都会导致电路消耗更多功率。

许多设计研究，如美国 TEL 研究中心在 IEDM 2021会议上提出的一项研究，提出在3D CMOS 有限的空间内提供所有必要的互连，这样做不会显著增加它们构成的逻辑单元的面积。该研究表明，在寻找最佳互连选择方面存在许多创新的机会。该研究还强调，3D 堆叠 CMOS 将需要在设备上方和下方都有互连。这种方案，称为埋地电源轨，采用为逻辑单元供电但不承载数据的互连，并将它们移至晶体管下方的硅片上。英特尔的 PowerVIA 技术也是这样做的，并计划于 2024 年推出。

摩尔定律的未来

有了 RibbonFET 和 3D CMOS，我们就有了一条将摩尔定律延伸到 2024 年之后的清晰道路。

随着向 FinFET 的转移、随之而来的优化，以及现在 RibbonFET 和最终 3D 堆叠 CMOS 的发展，以及围绕它们的无数封装改进的支持，摩尔定律是可以延续的。